巨頭們發力先進封裝

台積電開發了一種新的高密度 IPD 來解決這個問題。簡而言之，台積電客戶可以在 CoWoS R+ 上實現 6.4Gbps HBM3，但在 CoWoS R 上卻不行。高密度 IPD 對於增加額外電容以平滑供電很重要。如Graphcore 就是在使用台積電的SoIC混合鍵合之後，在不大幅提高功耗的情況下，將產品的時鐘提升了40%。

台積電還分享了mbedded bridge die的更多發展。該橋與頂部有源晶片之間的互連可以降至 24 微米。台積電現在可以實現與 CoWoS-S（全無源矽中介層）相匹配的 3 倍reticle限制。未來，他們的路線圖將達到 45 倍reticle尺寸，這意味著使用chip last工藝的複雜晶片可用於晶圓級封裝。與此同時，CoWoS-S 僅在明年擴展至 4 倍。

台積電第 4 代 SoIC，實現 3 微米間距混合鍵合

台積電展示了他們的第 4代混合鍵合技術的研究，該技術可以實現每平方毫米100,000個bond pads 的成就。鑒於只有 AMD 和台積電交付了一個 SoIC 設備，很高興看到迄今為止在某些方面取得了切實進展。該器件在 17 微米與第一代 SoIC 能夠實現的 9 微米相比相助放鬆。

台積電的混合間和的過程大致相同。他們從完成的晶圓開始，形成一個新的bonds pad，蝕刻它，沉積一個seed層，電鍍。接下來，他們對頂部die晶圓進行減薄和切割。特別注意保持它們的清潔。完成等離子激活，並粘合die。

台積電的論文展示了 SoIC 的良率，這非常有趣。這是在尺寸為 6mm x 6mm 的測試裸片上使用菊花鏈測試（daisy chain test ）結構，這和 AMD 的 V-Cache 的裸片尺寸一樣方便。

晶圓上晶片（chip on wafer ）混合鍵合中最慢的步驟之一是——BESI 工具物理地拾取die並將其放置在底部晶圓上。這個綁定步驟嚴重影響準確性，吞吐量與準確性是一場非常大的戰鬥。具有 3 微米 TSV 間距的台積電展示的良率沒有差異，電阻在小於 0.5 微米的未對準時沒有顯著變化，鍵合良率達到 98%。

從 0.5 微米到 1 微米，它們的良率確實提升了了，但它們的菊花鏈結構的最後 10% 的電阻急劇增加。間距大於 1 微米，它們的良率為 60%，所有測量的結構都超過了它們的電阻規格。0.5 微米是一個非常重要的水平，因為 BESI 聲稱其 8800 Ultra 工具的精度小於 200 納米，儘管我們聽說它更像是 0.5 微米，具有很大的差異，即使吞吐量是工具額定規格的一半。

台積電還展示了更薄的阻擋層（thinner barrier layer），這也讓整個堆棧的接觸電阻（contact resistance）更好。此外，台積電認為 SoIC 更可靠。這包括更廣泛的工作溫度範圍。但當 AMD 完全在其 5800X3D 台式機晶片上鎖定超頻和修改功率時，許多人感到失望。這可能只是第一代的一個小問題。由於 TSMC 的 Cu 合金進行了改進，並且隨著 SoIC gen 4 間距減小，它們似乎正在提高其可靠性和良率。

英特爾和 CEA-LETI的Collective Die to Wafer混合鍵合

我們知道，晶圓上晶片（Die on wafer ）的精度遠低於晶圓上晶圓（wafer on wafe）鍵合。它也慢得多。例如，儘管 Besi 聲稱每小時放置 2,000 個die，即使到了 1 微米的精度，吞吐量仍能降至每小時放置 1,000 個晶片以下。另一方面，晶圓上的晶圓（wafer on wafe）鍵合也存在許多與無法進行異質集成以及無法在鍵合步驟之前對die進行bin/test有關的問題。Collective Die to Wafer允許比晶片到晶圓（die to wafer）鍵合更高的精度和吞吐量，同時還提供test、bin和實現異構集成的能力。

英特爾和 CEA-LETI 將Collective Die to Wafer與自對準技術相結合，實現了 150 納米的平均未對準（mean misalignment，比die to wafer更準確）並具有更高的吞吐量。自對準技術非常酷。他們利用水滴的毛細作用力在修改後的拾取和放置工具將其快速但不太準確地放置在所需位置後使對齊更加準確。隨著水的蒸發，產生直接鍵合，無需任何其他中間材料。然後，鍵合晶片進入標準退火步驟，加強鍵合。

除了水滴沉積（water droplet ）之外，唯一獨特的步驟是在粘合部位應用親水和疏水材料，這可以用納米覆蓋精度進行光刻定義。這不是一個沒有問題的過程。有許多與分配水、液滴特性、冷凝和粘合過程有關的問題。英特爾和 CEA-LETI 以 3 個指標展示了結果。Collection Yield是指在die上捕獲的水滴。Bonding yield 是指成功鍵合的dies數量。Alignment yield是指具有亞微米精度的die數量。

他們嘗試了各種工藝的矩陣，其最好的方法實現了 98% 的bond yiled和 100% 的其他步驟。總對準精度令人驚嘆，所有die的對準精度都低於 1 微米，大多數die的對準精度低於 0.2 微米。英特爾和 CEA-LETI 嘗試使用多種不同的die尺寸實現這一點，這個過程在非常高的縱橫比die上非常出色，這非常有趣。

三星 Monolithic vs MCM vs 2.5D vs 3D，包括混合鍵合

三星在面積和功率方面對先進封裝的成本進行了非常有趣的研究。他們比較了兩種主要的設計類型，一種是帶寬受限的 (HPC/AI)，一種是延遲受限的 (CPU)。

用於 HPC 和 AI 的單片 2D 晶片的面積為 450平方毫米。它被切成薄片（sliced up）並使用先進的封裝將其粘合在一起。MCM 變體的功耗增加了 2.1%，晶片面積增加了 5.6%。2.5D設計，功率提升1.1%，面積增加2.4%。3D 設計的功率增加了 0.04%，但面積增加了 2.4%。這些結果當然是理想的，在現實世界中，與布局規劃和布局問題相關的開銷會更多。

SK 海力士 Wafer On Wafer 混合鍵合 DRAM

SK 海力士介紹了他們對晶圓混合鍵合工藝的研究。用於先進封裝的晶圓鍵合技術已經非常普遍。它用於索尼、三星和 Omnivison 的 CMOS 圖像傳感器。YMTC 的XStacking 技術也在 NAND Flash 中使用它。Graphcore 和 TSMC 在他們的 BOW 晶片中也使用了它。SKHynix 也將在其 16 層 HBM堆棧中使用混合鍵合。SKHynix 沒有直接說明產量，但他們似乎非常希望將這項技術商業化。

ASE 共封裝光學器件

從技術角度來看，ASE 所展示的並不是那麼具有開創性，但對投資者是有影響的。這是因為在過去，主要的 OSAT 都遠離光網絡產品。在我們看來，這項研究對我們普遍喜歡的像 Fabrinet 這樣的公司不利。話雖如此，這只是研究，市場動向更為重要。無論如何，如果 ASE 正在研究這個，他們可能也會試圖獲得份額。現在來看看 ASE 介紹的內容。

引線鍵合一直是 100G 一代產品的主要技術，但隨著我們過渡到 400G 和 800G 代，它開始成為瓶頸。這是其他公司一段時間以來一直在進行的過渡，例如英特爾和 Fabrinet 已停止將 PIC 和 EIC 與最近幾代產品進行引線鍵合。思科也已經從引線鍵合轉向倒裝晶片，今年他們甚至展示了使用 TSV 的 3D 組裝，這比 ASE 展示的要先進得多。

ASE 論文總體上討論了光學製造的獨特挑戰，包括contamination processes 的差異以及所使用的獨特切割和蝕刻技術。晶圓廠後的晶圓工藝也不同，例如凸點下金屬化和矽等。還討論了獨特的測試要求。ASE 進入光學製造領域還有很長的路要走，但重要的是要繼續關注它們，將其視為電信和數據中心市場光學組裝和封裝領域潛在的非常有能力和可怕的新進入者。

超薄die的 Xperi Die Handling

在大多數混合鍵合中，晶片必須非常薄。在即將推出的 16 層 HBM 的情況下，這甚至可以達到 30 微米的數量級，不到人類頭髮厚度的一半。而矽片非常脆弱，因此無法正常提起。因此，Xperi 展示了使用伯努利夾具（Bernoulli grip ）提起die的研究，該夾具使用具有低靜壓的高速氣流以在沒有物理接觸的情況下粘附到物體上。然後夾具將die放置到另一個die上，精度為 1 微米或更小。這篇論文有很多關於die翹曲和處理的細節。這裡沒有什麼突破性的東西，但我們只是認為這是處理超薄die的一種很酷的機制。

Tokyo Electron Wafer on Wafer Hybrid Bonding

世界最大的晶圓代工廠中在晶圓對晶圓（wafer-on-wafer ）混合鍵合工具和工藝流程的重大勝利。雖然我們不知道這項研究是否會商業化，但我們認為這是另一種有趣的晶圓處理技術。晶圓太薄以至於鬆軟，當您將其降低以進行鍵合時，可能會滯留空氣，從而影響產量。Tokyo Electron 提出了一種避免這種情況的方法。這是研究，而不是他們當前鍵合工具的過程。

索尼領先的 1 微米間距混合鍵合

索尼繼續展示了為什麼他們是混合鍵合領域的領導者。

他們於 2017 年首次在大批量產品中交付該技術。他們目前每年交付數百萬個 CMOS 圖像傳感器，採用 6.3 微米間距混合鍵合，堆疊 3 個裸片，而其他人的間距和體積要小得多。索尼的產品完全是晶圓對晶圓的混合鍵合。今年索尼推出了 1 微米間距面對面混合鍵合和 1.4 微米麵對面混合鍵合。索尼目前使用面對面和面對面的混合鍵合。

索尼為何在混合鍵合上如此激進的簡短解釋是，索尼希望繼續分解和堆疊圖像傳感器像素的功能，以捕捉更多光線，並能夠捕捉更多數據並將其轉化為實際照片和視頻。

他們展示的技術非常有趣。所有混合鍵合工藝都需要極其平坦的表面，但在 CMP 工藝中銅和 SiO2 會以不同的速率被拋光掉。在大多數工藝中，這意味著銅會被磨掉到比 SiO2 低的水平。這通常稱為dishing。這個過程必須精確控制，因為 SiO2 和銅的熱膨脹係數也不同。台積電使用的一項技術是使用銅合金代替純銅來控制凹陷程度並使 CMP 工藝更容易進行。

索尼，因為他們縮小到比行業其他公司小得多的間距，所以提出了相反的策略。在他們的先進方法中，SiO2 比銅被拋光得更遠。這需要完全不同的專有 CMP 工藝。

索尼還通過改變 ECD 工藝中的晶粒尺寸實現了對銅的類似控制和突出。

結果令人難以置信。與傳統工藝相比，接觸電阻提高了多個數量級。這是在 200,000 個菊花鏈（daisy chained） Cu-Cu 連接上進行測試的。這些是 1 微米麵對面鍵合的結果，但 1.4 微米麵對面粘合也顯示出令人印象深刻的結果。

AMD Zen 3 上的 V-Cache SoIC 混合鍵合

AMD 重申了很多東西，但也有一些新東西。此外需要提醒一下的是，AMD 的 V-Cache 混合鍵合和elevated扇出橋的首席工程師離開了 AMD ，加盟了微軟。我們對微軟晶片的未來感到興奮，因為他們已經從整個行業招聘了大量人才。

v-cache 的物理結構非常有趣。AMD 和 TSMC 不僅是 CPU CCD 小晶片，頂部還有 SRAM 小晶片和支持小晶片，而且還在整個組件的頂部有最後的第 5 塊支持矽片。這種結構由IBM 的 Tom Wassick獨立證實。

起初，這似乎是在浪費額外的矽，但這樣做是因為台積電的混合鍵合工藝需要減薄的裸片。需要最後一塊支撐矽片來為沒有混合鍵合 SRAM 的標準 CCD 提供最終的晶片組件剛度和等效高度。

AMD 將 9 微米間距混合鍵合與 36 微米間距微凸塊 3D 架構進行了比較。

AMD 指的是將用於 Ponte Vecchio GPU 和 Meteor Lake CPU 的 Foveros。AMD 聲稱，由於 TSV 和接觸電容/電感更低，互連能效提高了 3 倍，互連密度提高了 16 倍，信號/電源完整性也更好。奇怪的是，他們使用 9 微米間距作為比較。這是一個不誠實的比較，因為TechInsights發現 V-Cache 的生產版本是在 17 微米間距上完成的。這種音調上的放鬆會減少所呈現的一些優勢。

這張圖表很有趣，儘管非常籠統。Zen 3 有 32MB 的 L3 Cache，V-Cache 為每個小晶片增加了 64MB。目前只堆疊了 1 個小晶片，這導致 IPC 的大範圍增加。我想知道 AMD 使用什麼模擬和基準測試來獲得這個 IPC % Uplift 數據。AMD 還展示了一些與可靠性相關的數據，這表明在正常電壓下沒有問題。

聯發科網絡 SOC 可靠性

聯發科發表了一篇題為「高性能計算應用的高密度扇出封裝的可靠性挑戰」的論文。沒有說的是，這是聯發科通過其定製 ASIC 部門在中國銷售的用於網絡應用的真正晶片。

聯發科也沒有直接說明，但我們知道他們使用了台積電的 InFO-oS 技術。這篇論文討論了溫度、翹曲和其他可靠性問題，但有趣的是他們宣傳了這款晶片。

來源：內容由導體行業觀察（ID：icbank）編譯自semianalysis，謝謝。