來源：內容由半導體行業觀察（ID：icbank）原創，作者：李晨光，謝謝。
近日，英特爾與AMD、Arm、日月光、Google Cloud、Meta、微軟、高通、三星電子和台積電等十大行業巨頭宣布成立 UCIe 產業聯盟，共同打造Chiplet互連標準、推進開放生態，並制定了標準規範「UCIe」。
UCIe 產業聯盟當前成員
UCIe標準的全稱為「UniversalChiplet Interconnect Express」，旨在晶片封裝層面確立互聯互通的統一標準。
藉此，Chiplet或將在標準和生態層面掀開新篇章。
Chiplet：延續摩爾定律的新法寶
解讀UCIe，繞不開Chiplet。
Chiplet俗稱芯粒，也叫小晶片，它是將一類滿足特定功能的die（裸片），通過die-to-die內部互聯技術實現多個模塊晶片與底層基礎晶片封裝在一起，形成一個系統晶片，以實現一種新形式的IP復用。
當前，主流的系統級晶片都是將多個負責不同類型計算任務的計算單元，通過光刻的形式製作到同一塊晶圓上。以旗艦級智慧型手機的SoC晶片為例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等眾多不同功能的計算單元，以及諸多的接口IP，追求的是高度集成化，利用先進位程對於所有的單元進行全面的提升。
而隨著半導體工藝製程持續向3nm/2nm推進，電晶體尺寸已經越來越逼近物理極限，所耗費的時間及成本越來越高，同時所能夠帶來的「經濟效益」的也越來越有限，「摩爾定律」日趨放緩。在此背景下，Chiplet被業界寄予厚望，或將從另一個維度來延續摩爾定律的「經濟效益」。
Chiplet是將原本一塊複雜的SoC晶片，從設計時就按照不同的計算單元或功能單元對其進行分解，然後每個單元選擇最適合的工藝製程進行製造，再將這些模塊化的裸片互聯起來，通過先進封裝技術，將不同功能、不同工藝製造的Chiplet封裝成一個SoC晶片。
對於Chiplet技術的發展和興起，摩爾精英CEO張競揚認為，這既是技術發展需要，也是經濟規律的驅動。如今單品出貨上億的手機SoC研發成本往往達到10億美金以上，而物聯網細分領域的出貨和利潤難以覆蓋這樣的研發投入。為此，晶片產業正在積極探索在單個封裝里實現分解SoC，多晶片異構集成的Chiplet技術，來平衡這種研發投入上升和出貨量下降之間的矛盾。
從其技術特點和當前進展綜合來看，Chiplet的優勢可以歸結為幾個方面：
Chiplet可以大幅提高大型晶片的良率。近年來，隨著高性能計算、AI等方面的巨大運算需求，集成更多功能單元和更大的片上存儲使得晶片不僅電晶體數量暴增，晶片面積也急劇增大。晶片良率與晶片面積有關，隨著晶片面積的增大而下降，掩模尺寸700mm²的設計通常會產生大約30%的合格晶片，而150mm²晶片的良品率約為80%。因此，通過Chiplet設計將大晶片分成更小的晶片可以有效改善良率，同時也能夠降低因為不良率而導致的成本增加。
Chiplet可以降低設計的複雜度和設計成本。因為如果在晶片設計階段，就將大規模的SoC按照不同的功能模塊分解為一個個的芯粒，那麼部分芯粒可以做到類似模塊化的設計，而且可以重複運用在不同的晶片產品當中。這樣不僅可以大幅降低晶片設計的難度和設計成本，同時也有利於後續產品的疊代，加速產品的上市周期。而且，把SoC拆分成幾個關鍵的「Chiplet」，讓每顆Chiplet能夠同時出貨到10種甚至更多的應用中去平衡研發成本，能夠避免一顆大SoC晶片設計出來後沒有足夠出貨量帶來的巨大損失。
Chiplet還能降低晶片製造的成本。一顆SoC當中有著不同的計算單元，同時也有SRAM、各種I/O接口、模擬或數模混合元件，這其中主要是邏輯計算單元通常依賴於先進位程來提升性能，而其他的部分對於製程工藝的要求並不高，有些即使採用成熟工藝，也能夠發揮很好的性能。所以，將SoC進行Chiplet化之後，不同的芯粒可以根據需要來選擇合適的工藝製程分開製造，然後再通過先進封裝技術進行組裝，不需要全部都採用先進的製程在一塊晶圓上進行一體化製造，這樣可以極大的降低晶片的製造成本。
在多種優勢因素以及市場發展趨勢的驅動下，AMD、台積電、英特爾、英偉達等晶片巨頭廠商嗅到了這個領域的市場機遇，近年來開始紛紛入局Chiplet。AMD最新幾代產品都極大受益於「SiP + Chiplet」的異構系統集成模式；另外，近日蘋果最新發布的M1 Ultra晶片也通過定製的UltraFusion封裝架構實現了超強的性能和功能水平，包括2.5TB/s的處理器間帶寬。科技巨頭的動態和布局，無一不反映著如今Chiplet技術正在得到行業內的認可和重視。
據Omdia報告，預計到2024年，Chiplet市場規模將達到58億美元，2035年則超過570億美元，市場規模將迎來快速增長。
2018-2024年Chiplet市場規模趨勢（圖源：Omdia）
然而，雖然有諸多優勢加持，但與所有新技術一樣，Chiplet也面臨不少挑戰，受限於不同架構、不同製造商生產的die之間的互連接口和協議的不同，設計者必須考慮到工藝製程、封裝技術、系統集成、擴展等諸多複雜因素。同時還要滿足不同領域、不同場景對信息傳輸速度、功耗等方面的要求，使得Chiplet的設計過程異常艱難。而解決這些問題的最大挑戰就是缺少統一的互連標準協議。
由於 Chiplet 設計涉及不同廠商的設計 IP 和製程技術，想要真正地利用模組化架構的潛力，就需要一個開放的生態系統。與此同時，被廣泛接受的互連標準，也是讓設備獲得更廣泛驗證、合規性和互操作性必要步驟。
此前，眾多的晶片廠商都在推自己的互聯標準，比如Marvell在推出模塊化晶片架構時採用了Kandou總線接口；英偉達用於GPU的高速互聯NV Link方案；英特爾免費向外界授權的AIB高級接口總線協議；台積電和Arm合作推出的LIPINCON協議；AMD也有Infinity Fabrie總線互聯技術，以及用於存儲晶片堆疊互聯的HBM接口等等。
可以看到，這些晶片巨頭們在積極探索Chiplet技術，但同時大家又各自為戰，推動自己的高速互聯協議標準。有業內專家指出，不同工藝、功能和封裝的晶片之間沒有統一的通信接口，會造成嚴重的資源浪費。
隨著Chiplet逐步發展，未來來自不同廠商的芯粒之間的互聯需求必然會爆發。因此，在技術成熟和形成商業潮流之前，行業廠商需要搭起一座Chiplet互聯接口標準化的「橋樑」。
這也就是文章開頭提到的UCIe聯盟成立以及UCIe標準推出的市場環境和技術基礎。
UCIe：Chiplet 互聯標準的關鍵一步
UCIe是一種開放規範，它定義了封裝內Chiplet之間的互連，該標準意味著Chiplet的接口將標準化，用戶可以從多個晶圓代工廠獲得構建Chiplet的小晶片，實現真正的混合配置，打破了各公司之間的壁壘，降低了複雜晶片的開發成本。
據白皮書介紹，UCIe提供了物理層裸片間通信的電氣信號、時鐘標準、物理通道數量等規範，至於標準所屏蔽的具體物理實現結構則不做限制，為了適配不同廠商的封裝方法，還專門劃分出針對「標準封裝」、「先進封裝」的不同標準。
標準封裝方法對應於只需要以具有成本效益的方式將兩個小晶片組合在一個封裝上的晶片。對於需要使多個小晶片的性能儘可能接近單晶片的晶片製造商來說，先進的封裝規範允許大量通道，從而提供大量帶寬。
據資料介紹，UCIe是一種分層協議，具有物理層和die-to-die適配器。物理層可以包含來自多家不同公司當前所有類型的封裝選項，包括標準2D封裝和更先進的2.5D封裝。隨著3D晶片封裝的推出，UCIe標準還需不斷升級，未來也將最終擴展到3D封裝互連。
UCIe的協議層運行在物理層之上，最初的規範依賴於PCIe和開放的CXL協議。據了解，該標準最初由英特爾提議並制定，後開放給業界共同制定而成。PCIe和CXL已經經過了多重的考驗，可以提供可靠的數據傳輸和鏈路管理，以及緩存一致性等額外的定製功能。
這意味著UCIe標準正在以一個完整且經過充分驗證的協議層開始運行，PCIe協議提供廣泛的互操作性和靈活性；而CXL可用於更高級的低延遲/高吞吐量連接，如內存、I/O以及GPU和ASIC等加速器、緩存。雖然該規範以PCIe和CXL作為當前協議開始，但將來會擴展到包括其他協議，UCIe支持允許使用任何其他協議的原始/流式協議選項。
藉助成熟的 PCIe 和 CXL 行業標準，該產業聯盟發布了涵蓋上述標準的UCIe1.0 規範。UCIe1.0 只是一個開始，藉助UCIe的平台，巨頭們將打造更加完整的Chiplet生態系統。UCIe聯盟在官網上公開表示，該聯盟需要更多半導體企業的加入，來打造更全面的Chiplet生態系統。同時，加盟的晶片企業越多，意味著該標準將得到更多的認可，也有機會被更廣泛的採用。
總體來看，UCIe標準出現的最大意義在於，巨頭們合力搭建起了統一的Chiplet互聯標準，讓終端使用者打造SoC晶片時，可以自由搭配來自多個廠商生態系統中的小晶片零件，這將加速推動開放的Chiplet平台發展，並橫跨x86、Arm、RISC-V等架構和指令集。
對此，電子科技大學黃樂天副教授向半導體行業觀察表示，UCIe標準的推出意味著英特爾繼CXL之後，在晶片級推動異構計算的道路上邁出了非常堅實的一步，其意義在於圍繞核心處理器之外形成異構加速器Chiplet設計生態，吸引專用加速器以Chiplet的形式和CPU生態系統進行融合。但標準這種東西向來是依靠商業競爭剩者為王的，英特爾主導了很多標準但也並不是推一個就能成一個。
另一方面，對行業帶來的最大影響在於促進Chiplet從「清談」向「實操」邁進，從「各家各戶自說自話」向「組隊廝殺邁進」。尤其是對於國內而言，炒概念、搞論壇、搖旗子、圈地盤的虛招提早結束了，考慮到當前日趨緊張和複雜的國際形勢，到了需要踏踏實實考慮如何整合力量走好「具有中國特色的Chiplet之路」的時候了。黃教授套用了一句經久不衰的名言說道：「留給中國隊的時間不多了。」
Chiplet萬事俱備了嗎？
隨著UCIe標準的推出，IP公司將從Chiplet生態中獲得更多機會。一方面，UCIe對於IP供應商意味著新的生意，不管是晶片內部傳輸，還是在機箱中增加UCIe接口，都增加了更多可能性。
不過，對於IP廠商來說，最大的機會更源自於IP的晶片化，即一些半導體IP核以矽片的形式提供，IP就是「Chiplet」，旨在以Chiplet的形式實現IP的「即插即用」和「重複利用」， 不同功能的 IP，如 CPU、存儲器、模擬接口等，可靈活選擇不同的工藝分別進行生產，以靈活平衡原有先進位程工藝晶片面臨的性能與成本的矛盾，並降低較大規模晶片的設計時間和風險，實現從SoC中的IP到SiP封裝中以獨立的芯粒形式呈現的IP。
另一方面，從上文提到的AMD、蘋果推出CPU/GPU等晶片產品可以看到，高性能SoC都能應用到Chiplet技術，這意味著物聯網市場中大量產品都將有機會以「Chiplet+2.5D/3D」形態存在，晶片產業的協作模式需要調整來適應這一趨勢。面對市場對Chiplet集成的需求，特別是大量客戶有做多品類、小批量的封裝需求，給封測廠商以及具有供應鏈整合能力的企業帶來了機會。
張競揚表示，正是看到了這樣的市場需求和機遇，摩爾精英自2018年起自建封測基地，為客戶提供從封裝設計、仿真到工程批製作，再到量產管理的封裝解決方案。與此同時，摩爾精英打造的晶片設計平台，聚合了多家具有特定優勢的設計服務和IP公司，最大化地發揮每一方的優勢，並在提供解決方案的過程中積累裸片資源，促成多方協作的產品創新。
雖然Chiplet正展現出諸多好處和市場潛力，但是要充分發揮其效力，仍面臨著一些需要解決的難題和挑戰。其中，解決互聯標準只是第一步。技術層面，Chiplet 還面臨著來自先進封裝、測試、軟體配合等多個方面的挑戰。
先進封裝
解決互聯只是第一步，要將Chiplet真正結合在一起，最終還要依靠先進封裝。
目前台積電擁有CoWoS/InFO、英特爾擁有EMIB、Fovores 3D等，Chiplet使用的先進封裝多種多樣。UCIe1.0標準沒有涵蓋用於在小晶片之間提供物理連結的封裝/橋接技術。在UCIe的定義中，Chiplet可以通過扇出封裝、矽中介層、EMIB連接，甚至可以通過一個普通的有機基板連接。只要一個UCIe小晶片符合標準（包括凸塊間距），它就可以與另一個 UCIe 小晶片通信。
未來隨著Chiplet 技術的發展終究會使小晶片間的互聯達到更高的密度，要應對先進封裝功能和密度的不斷提升，散熱、應力和信號傳輸等都是重大的考驗。目前頭部的IDM廠商、晶圓代工廠以及封測企業都在積極推動不同類型的先進封裝技術，以搶占這塊市場。
晶片測試
對於Chiplet來說，將一顆大的SoC晶片拆分成多個芯粒，相較於測試完整晶片難度更大，尤其是當測試某些並不具備獨立功能的Chiplet 時，測試程序更為複雜。英特爾創新科技前總經理謝承儒曾表示，以目前晶片複雜程度與更複雜的封裝等，需要相對應測試技術，這就像閉眼在森林中跑步一樣，會非常困難。眾多芯粒的測試需要在晶圓階段完成，這就需要更多的探針來同時完成測試。特別是對於3D IC來說，從外部來看，其內部就是一個「黑盒子」，測試探針只能通過表面的一些點來獲取有限的數據量，這也給對於3D IC的分析測試帶來了很大的挑戰。
同時，為了提升合封后的整體良率，Chiplet集成也對測試和質量管控提出了更高的要求，包括互連線路的信號質量驗證、互操作性功能驗證、測試覆蓋率等考慮，此外也對晶圓級CP與Chiplet合封后成品FT測試流程和測試設備提出更高挑戰。張競揚表示：「摩爾精英的ATE測試機台凝聚了頂尖IDM公司二十多年來的研發成果，並在過去數百億顆晶片的測試實踐中中積累了寶貴的經驗，幫助客戶應對Chiplet模式下的晶片測試在效率、成本和質量的挑戰。」
系統設計複雜度
對於晶片設計來說，雖然無需再去設計複雜的大晶片，但是將SoC分解Chiplet化，並將其整合到一個2.5D/3D封裝當中，會帶來系統複雜度的大幅提升，在系統設計方面存在較大挑戰。
相對原有的2D單晶片來說，Chiplet與2.5D/3D封裝結合，其內部各個芯粒可能採用的是不同的製程工藝，不同架構，同時還需要加入高速互聯總線，接口IP、HBM內存，各個模塊可能還需要用到不同的材料進行互聯。因此，在晶片設計的時候，就需要將內部封裝的各個模塊看成一個整體的系統，需要一開始就要考慮到整個系統層級的設計和優化。
EDA工具等軟體配合
Chiplet 的設計製造需要 EDA 軟體從架構到實現再到物理設計全方位進行支持，另外各個 Chiplet 的管理和調用也需要業界統一的標準。目前，Chiplet技術缺乏相關的EDA工具鏈，以及完整且可持續性的生態系統。
技術層面挑戰之外，用戶需求和Chiplet分工不明確、尚未建立規模經濟的正向循環等不確定因素，也可能會導致供給側不足，缺乏穩定多樣的Chiplet供給等問題出現，多重困擾下，Chiplet需產業界一起來努力共建生態繁榮。
Chiplet對於中國產業的機會
對於中國半導體而言，Chiplet被視為中國與國外差距相對較小的先進封裝技術，有望帶領中國半導體產業在後摩爾時代實現質的突破，因此，Chiplet技術也成為了中國半導體企業的「寵兒」，紛紛走向Chiplet研發的道路。
華為是國內最早嘗試Chiplet的一批公司，海思半導體在早期就與台積電合作過Chiplet技術，在技術封鎖之下，Chiplet可能會成為華為渡過難關、保持勁頭的一種解決方案。去年，有消息傳出，華為正在嘗試雙晶片疊加，將利用3DMCM封裝的Chiplet。
除華為之外，也有其他國產半導體公司在此布局。國內公司芯動科技推出的首款高性能伺服器級顯卡GPU「風華1號」就使用了INNOLINK Chiplet技術，將不同功能不同工藝製造的Chiplet進行模塊化封裝，成為一個異構集成晶片。
此外，芯原科技也是國內為數不多提供Chiplet晶片設計的公司。據了解，其採用Chiplet架構所設計和推出的高端應用處理器平台用了12個月完成了從定義到流片返回。
芯原股份認為，後摩爾時代，Chiplet給中國集成電路產業帶來了很多發展機遇。首先，晶片設計環節能夠降低大規模晶片設計的門檻；其次，芯原這類半導體IP企業可以更大地發揮自身的價值，從半導體IP授權商升級為Chiplet供應商，在將IP價值擴大的同時，還有效降低了晶片客戶的設計成本，尤其可以幫助系統廠商、網際網路廠商這類缺乏晶片設計經驗和資源的企業，發展自己的晶片產品；最後，國內的晶片製造與封裝廠可以擴大自己的業務範圍，提升產線的利用率，尤其是在高端先進工藝技術發展受阻的時候，還可以通過為高端晶片提供基於其他工藝節點的Chiplet來參與前沿技術的發展。
張競揚從市場和供應鏈模式層面進行分析時表示，近些年來，美的、格力、格蘭仕等知名家電廠商都在自研或投資晶片的方向上一路狂奔，下遊客戶希望能夠更深入地參與到晶片的定製，也希望對晶片供應鏈有更強的掌控。毫無疑問，Chiplet能夠幫助系統廠商通過差異化的定製晶片，來提升自己產品的競爭力。但與此同時，對本來就很內卷的晶片設計賽道造成了一定的擠壓，晶片公司的形態會變得更加多元化，不僅僅是Fabless，IDM和Fab-lite，更加短小輕快的Chiplet供應商也有可能出現。因此，Chiplet在給國內晶片產業帶來機遇的同時，也需要行業廠商不斷探索與以往不同的盈利模式，靈活調整以抓住新的發展機會。
產業界之外，黃樂天副教授從學界的角度進行觀察，在目前工藝演進受制於國際形勢被「卡脖子」的局勢下，通過研究先進封裝在一定程度上「繞開」被卡的技術難點甚至實現所謂的「彎道超車」、「換道超車」是很多人自然而然的想法。但集成電路產業的積累不是短時間可以完成的，我們吃急功近利的虧已經太多了。在如今這樣難得的大好形勢下，我們更應該清楚的認識到Chiplet是產業發展的機會，但這是誰的機會？
建議國內的從業者多干實事少喊口號，多搞開放合作少搞圈地自封。Chiplet不是救市良方也不是靈丹妙藥，它不過是一種技術發展的思路而已。這種思路要落到實處，還是需要經過踏實的、艱苦的努力。現階段Chiplet發展必然存在多條技術路線並行的情況。例如蘋果剛推出的M1 Ultra相對於UCIe就是另外一個極端。現階段應該少談想法多搞實務，先走出一條路子來。即便是有問題的，在前進的道路上總可以找到一些正確的方向。空談誤國，實幹興邦！
寫在最後
通過這篇文章，相信大家進一步的了解Chiplet在技術和生態方面的進展和不足，以及Chiplet對於國內產業的機遇和挑戰，但縱然也還有很多問題或困惑縈繞在我們心中：
UCIe產業聯盟當前為什麼沒有EDA廠商？蘋果和英偉達為何沒有參與其中？是否允許中國廠商參與其中？如果未來出現禁令相關問題，能否規避？UCIe如何落實「開放」二字？是否會有專門的UCIe IP對外授權，幫助其它廠商加入生態？...
筆者就以上問題嘗試聯繫了UCIe相關部門，截止發稿前尚未收到對方答覆。大家可對此發表自己的觀點和看法，正所謂「交流凝智慧，探討出真知」。