晶片設計老生常談，我國的晶片設計較其它已開發國家而言，略顯劣勢。為增進全民對於晶片設計的了解，本文將對系統級晶片設計中的多領域集成策略予以講解。

多應用模擬混合信號系統設計

大型多領域模擬混合信號(AMS)系統在電子行業中越來越常見，此類設計必須同時滿足進度和準確度要求，從而給設計工程師帶來了極大的挑戰。下面介紹了一種結合自上而下和自下而上的方法來實現 「中間相遇」，可有效地克服這些挑戰。

大型多領域AMS系統在電子行業中越來越常見，由於這些集成器件的設計中包括了RF器件、模擬器件、存儲器、定製化數字電路以及數字標準單元IP，全球工程師在設計AMS系統時也面臨著各種各樣的問題。要想成功地完成這些設計必須結合自上而下和自下而上的方法，最後實現 「中間相遇」，並且需要採用多個領域的方法。Cadence的Virtuoso平台用高級定製化設計(ACD)方法來開發適用於基於領域的設計流程藍圖並解決這些挑戰。

設計可預見性

可預見性是ACD方法的重要特性。可預測性主要包括兩方面：從設計開始便一直滿足進度要求從而儘快出帶(tap-out);滿足性能要求，實現一次性設計成功。

為滿足設計進度，要求設計過程必須足夠快，同時能支持徹底、全面的仿真和物理設計。設計過程包括多個任務，而且當前多數晶片都包含來自不同設計領域的多個模塊。因此，必須在設計中納入儘可能多的模塊，並儘可能地並行地執行更多任務，並在設計過程中儘可能多地使用頂層IP。

在仿真和物理設計中均使用自上而下的設計方法可加快設計進程，它將從高級設計到具體的電晶體級設計的多個抽象層結合在一起，來支持一種混合層設計方案，完成測試前的所有細節設計。這種方法可利用頂層及相關信息進行模塊設計，隨後在頂層環境中對模塊進行再驗證。

另一方面，晶片必須具有足夠的準確度以實現設計性能要求。晶片的準確度與某些基本設計數據有關，如支持精確仿真的器件模型和支持互連、物理驗證和分析的技術文件。此外，這種方法還使用了靈敏度高、結構嚴謹的測試晶片，以驗證設計工藝的可行性以及相應工藝設計套件(PDK)的準確度。為了支持某種特殊的設計風格，設計小組通常要在PDK中增加額外組件，同時還必須擴展器件模型，結合或增加臨界條件、統計建模或設計團隊所需的其它方法。

晶片準確度數據在整個設計過程和詳細的電晶體級的分析中都起著作用，包括版圖提取等詳細的電晶體層分析。這些構成了抽象鏈(abstracTIon chain)的較低層，反過來又支持將這些結果定標到更高抽象層。這就是高級定製化方法中的自下而上設計部分。

自上而下和自下而上的設計進程可以並行展開，產生「中間相遇」的設計方法。正是這種「中間相遇」法同時滿足了設計速度和晶片準確度要求，最後實現進度的可預測性並獲得一次性設計成功。

集成流程中的任何小毛病都會影響可預見性。通常在規划進度時我們都假設集成過程中不會出現問題，但實際上如果我們不注意整體的設計方法，問題是必然會發生的，並且進而影響到進度，最終導致無法正確預估設計的進度或性能。

從整個設計項目來看，這些問題往往會使局面徹底失控。更糟糕的是，這種情況通常發生在出帶前的最後三周內。設計流程中最難的一部分便是將晶片集成在一起進行驗證。由於多數設計都十分龐大，因此不允許出現一絲錯誤，由不同團隊獨立負責的模塊設計必須能迅速而準確地集成在一起。然而，這通常很難實現。更常見的情況是在即準備出帶前，工程師在資料庫上陷入永無止境的設計疊代循環中，進度被無限期地拖延。通常，晶片設計在未經正確驗證便開始出帶，然後不可避免地造成返工，從而進一步推遲產品推出時間，也將影響贏利預期。

此外，如果設計中使用了前幾代設計中的IP，或從大型SoC設計中產生派生產品，情況將會更為複雜化。通常這樣做的原因可能是為了滿足額外的市場要求、使用了不同晶圓廠，或考慮到性能和成本的原因而換用了下一代工藝技術。在定製化設計領域中，「IP復用」一詞往往會引發爭議，因為IP移植/修改比純粹的數字設計涉及到更為全面設計。不過，這種設計其本身具有高度可用性，且對IP移植或修改工作來說也是一個十分有意義開始。這突顯了集成的問題：如果某個特殊模塊在首次設計中難於集成，它會給下一個派生產品和再次集成增加設計困難。因此，下次集成時除了會碰到首次集成的同樣問題外，這些增加的設計困難也會引發新的問題。因此，給這些支持未來在再利用和集成的設計選擇恰當的設計過程十分關鍵。

多領域集成

整個設計過程包括針對各種特殊設計類及特殊用戶群的所有工藝。對於任何工具，只有當它成為某個工程師使用環境中的自然組成部分時，它才能獲得有效應用。在將模擬、數字和RF部分進行集成在一起時，應特別注意誰將做頂層仿真和頂層物理設計，以及設計相關信息(如網表和資料庫等)的來源。採用與SoC設計相類似的方法來設計這些「設計系統」十分有用。

上圖所示為一個包含多個設計領域的複雜系統。圖中的每個方框可視為一個「晶片模塊」，這些模塊內部包括設計要求和用於集成的I/O要求。無論是從定製化的角度還是從數字電路的角度考慮，最終仿真系統都必須完全支持混合信號。此外，每個模塊產生的網表、模型、仿真設置等都必須能夠100%兼容集成。

因此，設計工程師除了要考慮某個特定設計領域的晶片準確度和詳細工藝外，還必須考慮如何使用及使用何種設計網表、模型、仿真設置等來支持集成，並獲得最快的設計流程，尤其在頂層時。每個設計領域(模擬、RF、數字等)都會產生這些設計網表、模型、仿真設置等。

設計工程師必須對各自設計環境中產生的網表、模型等進行全面調試，而如果他們來自其它設計環境則無需全面調試。如果這些輸入網表、模型出現錯誤，則需要在原來的設計環境中重新進行仿真。如果確信數字電路部分出現錯誤，則由數字設計工程師來調試這些數字電路部分。而數字電路設計工程師則將模擬電路作為參考，在自己的環境內對數字電路部分進行全面調試。

這種觀點性概念可以成為每個領域內目標設計流程背後的一種推動力。一個設計流程中產生的結果可用於其它設計流程，從而實現大規模集成。這要求每個設計流程都能夠：A)解決自己領域中的特殊問題;B)自然地產生設計相關的網表、模型和仿真設置等以便集成。下圖所示為各設計流程之間以及它們與數字平台(例如Cadence的Encounter和Incisive)的互操作。

流程的重要性

Virtuoso平台通過一系列設計流程來實現這點，包括系統/IC、AMS、晶片集成和RFIC參考流程。每個流程都可為其它流程輸出設計相關的網表、模型等信息來實現IP驗證，通過Open Access資料庫(物理和仿真資料庫)進行無縫的IP驗證。設計團隊則可以在自己熟悉的環境或流程中集成或驗證各自的IP。這其中包括了若干流程，這些流程相互作用，形成平台下一層的細節。

系統/IC參考流程位於頂層，從而使IC驗證能在系統級環境中進行。系統級IP來自客戶使用的系統環境，可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++語言描述的IP，或安捷倫的Ptolemy或CoWare的SPW等同步數據流仿真器。系統級IP將這些描述當作語境來混合設計IP抽象，以便在該語境中驗證設計IP。系統/IC流程也促成了自下而上的設計方法，設計流程可經過這些驗證套件中使用的抽象行為模型。

AMS參考流程在前端上整合了各種傳統AMS設計。這一流程基於多個仿真引擎，從行為層、混合數字集成、fastspice性能到完全準確電晶體層準確度)，通過創建模塊來解決頂層和混合信號層的混合信號仿真和驗證。其中也會碰到與自上而下/自下而上設計相關的困難，例如頂層驗證、加速布局、壓降和電子移注等晶片分析以及後布局寄生效應的驗證。這一流程的輸出被系統/IC流使用。此外，這一流程與基於物理設計的晶片集成參考設計流相互作用。 晶片集成參考流程是與AMS流程對應的基於物理設計的方法，它可完成多領域模塊的設計和組裝，從布局規劃到出帶。這種基於分層模塊的方法允許一種不斷發展的方法，採用這種方法每個模塊在物理環境內更新和重驗證(類似於仿真回歸套件)，並與不斷變化的每個模塊實現進度保持一致。滿足各個模塊的執行進度表。這意味著在出帶前的最後幾周內的工作已完成，實現了可預測的項目進度。

RF IC參考流程專門滿足RF IC設計要求，可解決的版圖設計後寄生電感分析的挑戰，以及高頻設計中最重要的螺旋電感建模等問題。採用了多種仿真類型，它還具有多領域仿真能力(帶有諧波平衡和時域技術)，可完成大規模RF IC從概念到出帶的各種問題。同樣，該流程中產生的設計附產品也可用於AMS、晶片集成和系統/IC流中。

結合在Open Access架構上相互作用的流程可方便多個設計團隊前後傳遞信息。此外，Virtuoso平台與Cadence基於數字電路的平台相互作用，提供了全面的端到端解決方案。