來源：內容轉載自公眾號「 SiP與先進封裝技術」，作者： Suny Li ，謝謝。
引 言
說起 傳統封裝，大家都會想到日月光ASE，安靠Amkor，長電JCET，華天HT，通富微電TF等這些封裝大廠OSAT；說起 先進封裝，當今業界風頭最盛的卻是台積電TSMC，英特爾Intel，三星SAMSUNG等這些頂尖的半導體晶圓廠IC Foundry，這是為何呢？
如果你認為這些半導體晶圓大佬們似乎顯得有些"不務正業"？那你就大錯特錯了！
傳統封裝的功能主要在於 晶片保護、尺度放大、 電氣連接三項功能，先進封裝和SiP在此基礎上增加了 「提升功能密度、縮短互聯長度、進行系統重構」三項新功能。請參看： SiP的三個新特點
正是由於這些新特點，使得先進封裝和SiP的業務從OSAT拓展到了包括Foundry、OSAT和System系統廠商。
Foundry由於其先天具有的工藝優勢，在先進封裝領域可以獨領風騷，系統廠商則是為了在封裝內實現系統的功能開始重點關注SiP和先進封裝。
那麼，先進封裝和傳統封裝的分界點到底在哪裡？如何界定先進封裝呢？這就是我們這篇文章要重點討論的問題：先進封裝的「四要素」。
先進封裝的 四要素
先進封裝的四要素是指：RDL，TSV， Bump，Wafer， 任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。
在先進封裝的四要素中，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Bump起著介面互聯和應力緩衝的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質和載體，如下圖所示，為先進封裝四要素的功能示意圖。
先進封裝的四要素（原創）
首先，我們要明確，在特定的歷史時期，先進封裝只是一個相對的概念，現在的先進封裝在未來可能就是傳統封裝。
下圖是作者根據四要素內在的先進性做了簡單排序，大致如下：Bump RDL Wafer TSV。
一般來說，出現的越早的技術其先進性就相對越低，出現越晚的技術其先進性就相對越高。
下面，我們就逐一闡述先進封裝的四要素。
1. Bump
Bump是一種金屬凸點，從倒裝焊FlipChip出現就開始普遍應用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀，下圖所示為各種類型的Bump。
Bump起著介面之間的電氣互聯和應力緩衝的作用，從Bondwire工藝發展到FlipChip工藝的過程中，Bump起到了至關重要的作用。
隨著工藝技術的發展，Bump的尺寸也變得越來越小，下圖顯示的是Bump尺寸的變化趨勢。
可以看出， Bump尺寸從最初 Standard FlipChip的100um發展到現在最小的5um。
那麼，會不會有一天，Bump小到不再需要了呢？
確實有這種可能，TSMC發布的SoIC技術中， 最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，因此，該技術具有有更高的集成密度和更佳的運行性能。
詳細請參看： 「先進封裝」一文打盡
2. RDL
RDL（ReDistribution Layer）重布線層，起著XY平面電氣延伸和互聯的作用。
在晶片設計和製造時，IO Pad一般分布在晶片的邊沿或者四周，這對於Bond Wire工藝來說自然很方便，但對於Flip Chip來說就有些勉為其難了。
因此，RDL就派上用場了，在晶片表面沉積金屬層和相應的介質層，並形成金屬布線，對IO 埠進行重新布局，將其布局到新的，占位更為寬鬆的區域，並形成面陣列排布，如下圖所示。
在先進封裝的FIWLP (Fan-In Wafer Level Package) ，FOWLP (Fan-Out Wafer Level Package) 中，RDL是最為關鍵的技術，通過RDL將IO Pad進行扇入Fan-In或者扇出Fan-Out，形成不同類型的晶圓級封裝。
在2.5D IC集成中，除了矽基板上的TSV，RDL同樣不可或缺，通過RDL將網絡互聯並分布到不同的位置，從而將矽基板上方晶片的Bump和基板下方的Bump連接。
在3D IC集成中，對於上下堆疊是同一種晶片，通常TSV就可以直接完成電氣互聯功能了，而堆疊上下如果是不同類型晶片，則需要通過RDL重布線層將上下層晶片的IO進行對準，從而完成電氣互聯。
隨著工藝技術的發展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯密度。
3. Wafer
Wafer晶圓在當今半導體行業具有廣泛的用途，既可以作為晶片製造的基底，也可以在Wafer上製作矽基板實現2.5D集成，同時可用於WLP晶圓級封裝，作為WLP的承載晶圓。
Wafer最初僅用在晶片製造上，作為集成電路生產的載體，在Wafer上進行光刻、刻蝕、氣相沉積、離子注入、研磨等工序，反覆操作，精密控制，最終製造出集成電路晶片。
隨著先進封裝技術的快速發展，Wafer的用途也變得越來越廣泛。
傳統封裝是先進行裸晶片的切割分片，然後進行封裝，而晶圓級封裝WLP是在Wafer基礎上先封裝，然後切割分片。這就提高了封裝效率，節省了成本，從而得到了廣泛的應用。詳細內容可參考新書 《基於SiP技術的微系統》
前面，我們討論了，隨著技術的發展，Bump和RDL會變得越來越細小，Bump甚至最終會消失，而Wafer則會變得越來越大，從早先的6英寸到8英寸到現在普遍應用的12英寸以及將來要廣泛應用的18英寸，都體現了這樣的特點，如下圖所示。
晶圓尺寸越大，同一圓片上可生產的IC就越多，可降低成本，提高效率，但對材料技術和生產技術的要求也會更高。
從FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基礎上進行的。
4. TSV
TSV（Through Silicon Via ）矽通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位於矽轉接板Inteposer上的TSV，3D TSV 是指貫穿晶片體之中，連接上下層晶片的TSV，如下圖所示。
下圖所示為貫穿晶片體的3D TSV 的立體示意圖。
TSV的製作可以集成到生產工藝的不同階段，通常放在晶片製造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓製造過程中完成，此類矽通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之後再進行TSV的製作，然後完成器件製造和後端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域採用Via-last技術,即在晶片的周邊進行矽通孔TSV製作，然後進行晶片或晶圓的層疊。
TSV的尺寸範圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小於1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米矽片上製作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
總 結
RDL，TSV，Bump，Wafer是先進封裝的四要素，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。
在先進封裝四要素中，Wafer是載體和基底，RDL負責XY平面的延伸，TSV負責Z軸的延伸，Bump負責Wafer介面間的連接和應力緩衝。
這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。
隨著技術和工藝的發展，大要素會越來越大，而小要素則會越來越小。
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