芯東西（公眾號：aichip001）
編譯 | 高歌
編輯 | 江心白
芯東西8月24日消息，美國時間8月22日，一年一度的行業熱點大會Hot Chips於線上展開。台積電Pathfinding for System Integration副總經理余振華分享了台積電的chiplet（小晶片）和3D封裝技術。
具體來說，余振華回顧了SoIC（System on Integrated Chips）、InFO（Integrated Fan-out）和CoWoS（Chipon Wafer on Substrate）等台積電3DFabric技術平台的封裝技術，並公布了CoWoS封裝技術的路線圖。台積電預計將在今年晚些時候發布第五代CoWoS-S技術，其電晶體密度將是第三代的20倍。
除了3DFabric，余振華還提到了有關新型異構集成的解決方案，包括先進熱處理和COUPE異構集成技術。以下是芯東西對余振華演講的編譯。
台積電Pathfinding for System Integration副總經理余振華
一、半導體行業正在由CMOS轉向CSYS
首先余振華回顧了台積電3DFabric技術平台的細節，該技術平台包含台積電前端晶片堆疊SoIC技術和後端先進封裝CoWoS和InFO技術。
SoIC技術有CoW（Chip on Wafer）和WoW（Wafer on Wafer）兩種鍵合方式。根據互連方式的不同，InFO可以分為InFO-R和InFO-L兩種；CoWoS則可以分為CoWoS-S、CoWoS-R和CoWoS-L三類。
余振華認為，chiplet和3D封裝等技術正在開啟一個新的時代，也將成為CMOS到CSYS（Complementary Systems，SOCs and Chiplets integration）、摩爾到超越摩爾的過渡。
隨著時間發展，台積電的先進封裝技術也會從InFO和CoWoS變為SoIC和InFO、CoWoS相結合。
具體來說，InFO-R/oS 2018年實現量產，針對HPC（高性能計算）升級的chiplet封裝技術，銅凸點間距為130μm。
由於HPC應用的發展，伴隨容量和速率的提升，InFO_oS的面積和功率也隨之增長。
在超高性能計算系統（Ultra High Performance Compute Systems）中，余振華給出了InFO_SoIS和InFO_SoW兩種技術的示意圖，還附帶了有關特斯拉AI Day的博客連結。
特斯拉AI Day博客連結：https://www.teslarati.com/tesla-ai-day-live-blog
其中InFO_SoIS以InFO2作為有機基板，支持和KGDs-chip、無源、組件、PKGs等進行FC/InFO/CoWoS堆疊。Stiffener ring（硬化環）的邊長為91mm。
InFO_SoW的尺寸較為緊湊，由於其成熟度，具有高帶寬密度特性。其C2C通信延遲和PDN（電源分配網絡）阻抗也較低。
相比Benchmark MCM，InFO_SoW在帶寬密度和PDN阻抗上具有較為顯著的優勢，其帶寬密度為Flip-Chip MCM的2倍，其PDN阻抗僅為3/100。
總的來說，InFO_SoW是業界第一個全晶圓異質集成技術，在帶寬密度和PDN阻抗上具有顯著優勢；在熱處理方面，其具有可擴展的POC熱處理方案，功率密度僅為1.2W/mm²；在過程的魯棒性上，InFO_SoW能夠通過晶片級快速檢測和系統級可靠性測試，CPI（Chip package interaction，半導體封裝壓力與半導體器件之間的相互作用）風險相對較低。
二、CoWoS-S路線圖發布，2023年或推出第六代技術
由於第五代CoWoS-S技術採用了新的熱介面材料（Tim）和TSV（矽通孔技術），其在導熱和互連性能上都有所提升。余振華稱，CoWoS-S技術已經被台積電應用了十年之久，其產量和品質都有所保證。
根據台積電CoWoS路線圖，台積電預計將在今年晚些時候發布第五代CoWoS-S技術。相比第三代技術，第五代CoWoS-S的電晶體數量將增加20倍，中介層面積也會提升3倍。第五代封裝技術還將封裝8個128G的HBM2e內存和2顆大型SoC內核。
在基於N7工藝的SoC上，相比倒裝晶片（Flip chip），CoWoS的CPI風險僅為2/5。
余振華稱，計劃今年發布的CoWoS-S技術採用了更厚的金屬層（5Mi）、eDTC*和HBM2e，將進一步推動高性能計算髮展。
同時，HBM高帶寬顯存技術的發展也會降低系統功耗，第六代CoWoS-S技術甚至可能封裝超過8顆HBM。
余振華也提到了CoWoS-S STAR，該技術能夠縮短晶片設計、上市時間。2020年，CoWoS-S STAR技術的成功率為100%；2021年，台積電預計其採用率將會增長4倍。
CoWoS-L則主要用於異構集成，可以利用InFO和CoWoS集成矽橋、被動元件等，並通過重布線層（RDL）優化CT、晶片性能等。
三、台積電晶片互連路線圖發布，2035年前或實現微米內SoIC互連
3D晶片堆疊技術SoIC則是台積電封裝技術的另一個重點。台積電在CoW方面正在開發N7-on-N7和N5-on-N5等；WoW方面，台積電則在開發Logic-on-DTC（Deep Trench Capacitor）。
台積電也公布了其SoIC研發進度，CoW和WoW的研發進度基本一致，為N7/N6工藝，預計明年將會實現基於N5工藝。
余振華還在本次演講中透露了台積電晶片互連路線圖，預計將於2035年前實現1μm以內的SoIC互連。
在1μm以內，台積電CoW可以直接集成SoIC bonding工藝和SoC後端互連。
余振華稱，更大的SoIC可以通過堆疊2D單元或3D層，實現更多的內存容量和功能。熱能瓶頸（Thermal wall）的解決與否決定了三維堆疊中積累的熱量。
通過更換熱介面材料，晶片的封裝熱阻也在不斷降低，Metal TIM材料的封裝熱阻僅為Gel TIM材料的3/20。
余振華還披露了矽、水、TIM、液態塊體矽（Bulk Si in lid）和塊體矽（Bulk Si）等材料的冷卻基準測試結果。
四、異構集成技術COUPE減少電耦合損耗
事實上，由於網絡流量的爆炸性增長，數據中心開始向矽光子領域發展，以降低功耗、提高傳輸速度。為了滿足能耗比、單位成本等要求，緊湊型通用光子引擎（Compact Universal Photonic Engine）誕生。
矽光子技術的進步也驅動了矽光子封裝技術的發展，從Pluggable Optics到On-Board再到Co-Packaged Optics，驅動部件變得更加靠近，帶寬、功率效率等都在提升。
余振華說，光子引擎集成方案有單片集成和異構集成兩種。單片集成有著更高的數據傳輸速率和功率效率。台積電的COUPE異構集成技術則可以最大限度地減少電耦合損耗。
COUPE的電接口性能較為出色，其寄生電容比uBump低85%，PDN阻抗低51%。
在功耗和速率方面，COUPE在相同速率下，功耗比ubump低30%；在相同功率下，COUPE的速度為ubunp的170%。
由於光可以垂直耦合（GC）或水平耦合（EC），COUPE的光接口也分為GC和EC兩種。GC要求保持光路的清潔度和完整性，EC則要防止與塊體矽出現重疊。
余振華還公布了COUPE的光柵耦合器插入損耗和邊緣耦合器插入損耗。而通過COUPE，GC和EC可以基於相同的結構進行構建。
最後，余振華總結：台積電的3DFabric技術平台將會繼續擴大封裝規模，減少3D堆疊互連密度，以提升功耗表現。台積電利用3DFabric技術的矽光子集成技術COUPE將會進一步提升系統性能。而3D堆疊的熱能瓶頸將會被新微型製冷系統所解決。
結語：封裝技術已成晶片性能、成本優化重要方式
隨著摩爾定律發展放緩，電晶體密度提升的難度越來越大。為了滿足各類新興技術的需求，先進封裝技術成為了晶片廠商優化晶片性能和成本的重要方式。
英特爾、三星、台積電等晶片巨頭都有著自己的3D封裝技術。台積電不僅在封裝技術上不落人後，也擁有多個後端晶圓廠，負責封裝、測試等工序。本次余振華的演講也透露出台積電對封裝技術看重。
來源：Comeputer Base、Wccftech