來源：內容由半導體行業觀察（ID：icbank）原創，作者：唐博碼字，謝謝。
蘋果在本月初發布了最新一代的M1 Ultra晶片，採用了獨特的 UltraFusion 晶片架構。藉助橋接工藝，這款Ultra晶片擁有 1,140 億個電晶體，數量達到了M1的 7 倍之多。雖然晶片還是採用與上一代M1 max一樣的5nm工藝節點，但在新架構加持下，兩顆 Max 之間的互連頻寬可達 2.5TB/s。這種架構的好處是運行在目前M1晶片上的軟體無需修改相關的指令就可以直接運行，省去了應用端更新軟體或開發新應用層命令的需求。同時，增加一個晶片後，對內存處理的帶寬也直接翻倍，收穫的性能提升非常顯著，特別是針對GPU處理能力方面，是極具爆發力的。
蘋果M1晶片進化
（Source：Apple）
近日，評測機構也對比了幾款主流晶片與M1 Ultra的性能。在單核處理能力上，Ultra並不比Max優秀。但在多核多線程的性能上，性能翻倍，可以說是秒殺上一代晶片。但相關的功耗並無披露，在之後的評測中可以繼續關心相關性能。
M1 Ultra多核多線程處理能力對比
（Source：WCCFtech）
從目前透露的信息，並不能確定M1 Ultra來源於哪種橋接工藝（估計隨後的Teardown即可見分曉），因為目前包括TSMC和Intel都有埋入矽橋的類似量產工藝。但由於使用的是2個同樣的晶片，從晶片設計角度來說並不能算嚴格意義的Chiplet，更多是一個Multi-die package的設計。作者觀點，考慮到台積電為Apple主力代工的關係，採用台積電埋入矽橋的可能性較大。從台積電宣傳介紹了解到LSI在去年Q1還在做驗證，而M1 Max在去年10月左右推出，M1 Ultra今年3月推出，在開發時間上雖然很緊湊但也並非不可匹配。M1 Max在推出的時候也預留了橋接的I/O，加快了M1 Ultra的開發周期。由此可見Ultra早已在1年前或更早時間就已經在蘋果的計劃中。
台積電的局部矽橋（local silicon interconnect）
（Source: 台積電）
台積電的矽橋技術分為矽通孔橋和矽上RDL橋。所謂矽通孔橋就是在埋入的矽橋中有TSV，信號穿過矽通孔，通過TSV進行橋接。而RDL橋就是在矽上進行RDL製備，而為了確保可靠性和工藝兼容，目前主要的絕緣層材料大多採用ABF或低熱膨脹EMC。
台積電局部矽橋（local silicon interconnect）
（Source: TSMC）
台積電局部矽橋基於晶圓級矽工藝，比如金屬化和鈍化層形成等仍然是採用IC製造機台，因此其RDL精度非常高，可以輕鬆實現2微米線寬。這與Intel的Embedded Multi-Tile Interconnect Bridge（EMIB）工藝完全不同，因為EMIB是使用板級基板工藝機台，雖說矽橋本身可以做到2微米線寬，但埋入的後期工藝配合上有些挑戰，本文後面會介紹。
台積電高密度RDL
（Source: TSMC）
台積電的InFO/CoW我們接收的信息比較多了，很多文章有介紹過，這裡不進行詳述。接下來我們重點看看Intel的EMIB技術。
早在2011年的一個封裝國際會議上【1】, Intel的工程師就提出了用矽橋連接2個矽處理器的概念。而當時的版本還未提及埋入這一概念，只是展示了橋接後較好的電性能。對如何封裝，如何大規模生產，以及如何保證封裝體的可靠性等都是未知數。
矽橋連接【1】
但很快，Intel在次年（2012）的一份專利中將目前版本的雛形進行了描述【2】。而這份專利直到2015年授權之後才被公開。所以，我們其實能看到的最早對EMIB的詳細描述是Intel在2016年ECTC發表的論文【3】。在這篇論文中，Intel展示了EMIB的結構，工藝，樣品性能等。通過這一技術，EMIB可以實現與CoWoS類似的I/O數量和帶寬。然而，開發結合封裝基板技術與晶片製備技術的混合晶片封裝體充滿挑戰，即使強大如Intel也花費了不少時間，至今才達到了能量產的程度。接下來我們結合Intel發表的一些公開的論文，試圖管中窺豹。
EMIB內部結構示意圖【3】
相對於其他2.5D/3D封裝技術，EMIB的主要技術優勢有以下幾點【4】：
1
利用先進有機基板工藝實現局部高密度布線。區別於需要更大尺寸矽中介層和高密度矽通孔（TSV）的其他2.5D多晶片封裝技術，能針對I/O需求實現局部高密度布線。
2
無光罩尺寸限制。由於要保證曝光顯影的精準度和數值孔徑，光刻工藝的光罩尺寸範圍通常有其限制，例如M1 Max的晶片最大可用尺寸在19.05mmx22.06mm（約420mm²），已經是台積電矽橋CoWoS工藝的一半。EMIB則無需限制晶片尺寸，可以通過局部矽橋實現相對自由的晶片尺寸搭配（InFO-LSI也是干這個事）
3
相對矽TSV而言，EMIB的製造工藝更簡單，成本也相對更低（如果良率相等的情況）。同時，減少更多矽的浪費，只在需要互聯的地方放置矽橋。
然而主要的挑戰在板級工藝。因此EMIB缺點主要集中在工藝實現【4】：
1
引入了更複雜的有機基板製備工藝，在精準度控制上遠高於目前的有機基板布線。由此需要針對這一系統進行特殊材料和工藝的開發。
2
跟普通的倒裝晶片類似，由於有機基板的熱膨脹係數（CTE）與矽橋晶片的CTE存在失配，使得表面貼裝的晶片引腳，晶片背面和填充熱介面材料之間產生較大的應力。
EMIB工藝由於搭配了矽和有機基板工藝，所以在技術上體現了目前先進封裝的一個主流趨勢 - 融合，特別是前段矽製程與後端封裝製程的融合。從矽橋部分來看，通常，矽橋的尺寸在2-8毫米左右，而晶片厚度在75微米以下，從而保證跟基板工藝所匹配，同時實現較高精準度的布線和對準工藝。目前Intel針對的是4層布線結構的開發，能滿足大多數I/O需要。雖然，目前矽橋上的金屬布線的線間距可以穩定實現2微米，進一步進行細微化也是非常可行的，因為金屬布線的結構都是在目前成熟的矽後端工藝中進行製造。然而，隨著布線寬度的減小，線電阻會急劇增加，線間的電容也會改變，這給信號的完整性（integrity）增加了挑戰。因此，在進行矽橋走線設計時，需要非常詳細的架構設計和模擬工作來保證最終的產品性能。另外，介電層的材料介電常數和高頻損耗對布線也有影響。因此，矽橋的設計工作是非常挑戰的，它完全不同於目前的矽晶片設計師們的日常設計理念，而需要懂材料，懂封裝，懂製程和懂信號完整性的資深工程師（們）來共同實現。
矽橋內部結構示意圖【4,5】
從矽橋的集成部分來看大概的工藝流程涉及到幾個關鍵步驟：基板的壓合，銅製程，雷射以及晶片貼裝的埋入工藝。針對特殊工藝，Intel開發了自家的埋入封裝（embedded）製程。其實在當時埋入封裝已經不是什麼新東西，日本的廠家在早年曾做過針對電阻電容的埋入封裝。但由於那時還是PCB工藝，用的是CO2雷射，非常粗糙；鍍銅工藝也相對落後，根本沒法做2微米的線寬，自然也不會有人想到用基板工藝去做晶片的高密度連接。Intel在10年前能想到用矽橋技術結合埋入封裝確實是一個大膽之舉。在加成法（Additive）鍍銅工藝和Coreless基板工藝成熟後，EMIB的實現也就水到渠成了。
EMIB工藝示意圖【4】
埋入的過程由於採用有機基板工藝，對公差的控制提出了更高的要求，例如晶片的厚度，晶片的切割，晶片的貼裝，和薄片的轉移等都是及其挑戰的，需要獨有機器進行配合。另外，整體的基板製備是扇出型的大板（FOPLP）封裝形式（500mm X 500mm），對板級的工藝一致性要求非常高。然而，在達到相對成熟的工藝良率後，產出的成本是相對較低的。同時，大板封裝有其先天優勢，適合製造非常大的集成晶片，這與目前的小晶片（Chiplet）技術上的需求是吻合的。與普通FOPLP不同的是，EMIB並不需要將晶片從臨時的載板上取下，當晶片被貼上之後就是永久固定的，減小了晶片在後續工序中位移的風險。
埋入在有機基板中的矽橋【6】
矽橋的晶片雖然只有2-8mm，但是小於75微米的薄片會由於內部的Cu布線結構產生晶片翹曲。另外，晶片貼裝膜（DAF）的存在也會直接導致切割後的晶片產生翹曲。因此，如何控制貼裝之後的晶片不產生孔洞及分層，乃至晶片破裂又是一個挑戰所在。針對這一要求，Intel開發了針對這一工序的DAF材料，並通過優化基板銅層的表面，貼裝材料固化工藝和有機材料的疊層工藝，實現了可接受的過程。
無分層的晶片貼裝截面【6】
在除了以上跟晶片貼裝相關的精準控制要求之外，在進行大面積高數量雷射鑽孔的對準上也極其挑戰。矽橋表面的銅引腳尺寸在50微米左右（或更小），而間距（pitch）可能在70微米（或更小）。因此對雷射鑽孔機器本身的對準要求極高。如雷射開口無法與矽橋上的銅引腳對應（部分對應也不行），在之後的阻抗匹配和信賴性的表現上就有可能會出現問題。當然，除了雷射通孔，也可以使用掩膜版光刻的形式去形成對位孔，採用物理刻蝕的方式去形成通孔，而Intel採用何種工藝估計會根據孔的密度來進行選擇。
埋入的矽橋需要精準的雷射鑽孔對位【6】
在實現上下通孔後，要實現互聯的工序就是進行化學及電化學銅沉積，這在基板工藝中是成熟工藝。但通孔的尺寸實在是很小，對填銅工藝是有挑戰的，當液體無法進行充分的離子交換，填銅的速度在整個500mmx500mm的大板中沉積的速度不一樣時就會導致不同的填充厚度。同時水平和垂直電鍍線的藥水和工藝能力也存在較大差異，相信Intel在開發過程中在這一工序上沒少嘗試。
矽橋上填充的銅通孔【6】
Intel自家的技術自然也在自家的產品上積極運用。針對超級計算機和人工智慧應用，Intel在2019年公布了基於Xe架構的晶片系統-真的是一個晶片系統，非常多晶片。該系統被命名為Ponte Vecchio，是用於高性能計算的下一代加速器。它結合47個Magical Tiles，主要由Compute Tiles、Base Tiles、Rambo Cache tile和Xe Link Tiles組成，每個Tiles都使用不同的製程製造。關於該晶片的命名，來源於義大利佛羅倫斯最古老的橋韋基奧橋（Ponte Vecchio），橋最初是以建築師的名字命名的，類似我們中國貴州的風雨廊橋。而Intel以此橋為名字，想必是為了體現該系統的經典和複雜，因為在現實中這座橋和周圍的建築是一個拜占庭式的龐然大物，橋的兩邊是當地的特色建築，它們通過這座橋以巧妙的方式相互連接，形成這麼一個古老而又有特殊建築風格的大師級作品。
義大利Ponte Vecchio橋
Intel晶片架構及Ponte Vecchio集成
（Source: Intel）
在Ponte Vecchio晶片中，不僅有EMIB，還有FOVEROS，可謂是當今3D集成度頂尖的晶片案例。美國能源部超級計算機Aurora將以Ponte Vecchio為核心的，每個Ponte Vecchio系統每秒能夠進行超過45萬億次32位浮點運算。四個這樣的系統與兩個Sapphire Rapids CPU一起構成一個完整的計算系統。超過54000個Ponte Vecchios和18000個SapphireRapids組合在一起，形成Aurora。
Ponte Vecchio高性能加速器GPU
及其EMIB結構【7】
當晶片節點來到5nm，僅僅通過矽工藝來延續摩爾定律似乎已經捉襟見肘。台積電和Intel用先進封裝結合矽工藝給半導體行業帶來了新的範式，通過先進封裝系統集成給摩爾定律的延續，提供了一種新的方向。
參考文獻：
Henning Braunisch et al., High-Speed Performance of Silicon Bridge Die-to-Die Interconnects, IEEE 20th Conference on Electrical Performance of Electronic Packaging and Systems, 2011.
Localized high density substrate routing, US 9,136,236 B2.
Ravi Mahajan et al., Embedded Multi-Die Interconnect Bridge (EMIB) - A High Density, High Bandwidth Packaging Interconnect, IEEE ECTC, 2016.
Ravi Mahajan et al., Embedded Multi‐die Interconnect Bridge (EMIB), Chapter 23, Advances in Embedded and Fan-Out Wafer-Level Packaging Technologies, 2019.
Ravi Mahajan et al., Embedded Multidie Interconnect Bridge—A Localized, High-Density Multichip Packaging Interconnect, IEEE Trans Components, Packaging and Manufacturing Technology, 9(10), 2019.
Gang Duan et al., Die Embedding Challenges for EMIB Advanced Packaging Technology, ECTC 2021.
Ponte Vecchio: A Multi-Tile 3D Stacked Processor for Exascale Computing, IEEE International Solid- State Circuits Conference (ISSCC)， Feb 2022.