半导体IP厂商Alphawave Semi日前宣布，成功开发出了业界首个采用UCIe标准的3纳米Die-to-Die（D2D）多协议子系统IP ，并且支持芯片代工龙头台积电的Chip-on-Wafer-on-Substrate （CoWoS） 先进封装技术，为超大规模、高性能计算（HPC）和人工智能（AI）等应用，提供了8 Tbps/mm的带宽密度和24 Gbps的数据传输速度。
Alphawave表示，该IP是Alphawave提供完整的PHY和控制器子系统IP，再与台积电合作开发的，采用了台积电的CoWoS硅中介层封装技术，这一完全集成且高度可配置的子系统IP提供了8 Tbps/mm的带宽密度，并降低I/O复杂性、功耗和延迟情况。
另外，该IP还支持多种协议，包括Streaming、PCIe、CXL、AXI-4、AXI-S、CXS和CHI，可达到整个小芯片（Chiplet）生态系统的互相操作性。而且，还集成了即时每信道运行状况监控，以增强稳健性，以支持24 Gbps的传输速度，提供芯片对芯片 (D2D) 之间连接所需的高带宽。
Alphawave高级副总裁暨定制芯片和IP总经理Mohit Gupta表示，采用台积电先进封装成功完成了3纳米24 Gbps UCIe子系统的硅芯片启动，这对Alphawave来说是一个重要的里程碑，也凸显了公司在利用台积电3DFabric生态系统提供顶级连接解决方案方面的专业知识。，而这些IP也为高性能连接解决方案树立了新的标杆。
Alphawave的UCIe子系统IP符合最新的UCIe规范Rev 1.1，并包括全面的可测试性和de-bug功能，例如JTAG、BIST、DFT和已知良好裸片（KGD）功能。而值得一提的是，此次3纳米UCIe子系统IP的发布，是继Alphawave于2月推出首款采用标准封装的3纳米芯片，并于6月发布业界首款多协议小芯片之后进一步推出的产品。先前，Alphawave收购了OPenFive，可以提供其小芯片设计和开发专业知识。
(首图来源：Alphawave)