半導體IP廠商Alphawave Semi日前宣布，成功開發出了業界首個採用UCIe標準的3納米Die-to-Die（D2D）多協議子系統IP ，並且支持晶片代工龍頭台積電的Chip-on-Wafer-on-Substrate （CoWoS） 先進封裝技術，為超大規模、高性能計算（HPC）和人工智慧（AI）等應用，提供了8 Tbps/mm的帶寬密度和24 Gbps的數據傳輸速度。
Alphawave表示，該IP是Alphawave提供完整的PHY和控制器子系統IP，再與台積電合作開發的，採用了台積電的CoWoS矽中介層封裝技術，這一完全集成且高度可配置的子系統IP提供了8 Tbps/mm的帶寬密度，並降低I/O複雜性、功耗和延遲情況。
另外，該IP還支持多種協議，包括Streaming、PCIe、CXL、AXI-4、AXI-S、CXS和CHI，可達到整個小晶片（Chiplet）生態系統的互相操作性。而且，還集成了即時每信道運行狀況監控，以增強穩健性，以支持24 Gbps的傳輸速度，提供晶片對晶片 (D2D) 之間連接所需的高帶寬。
Alphawave高級副總裁暨定製晶片和IP總經理Mohit Gupta表示，採用台積電先進封裝成功完成了3納米24 Gbps UCIe子系統的矽晶片啟動，這對Alphawave來說是一個重要的里程碑，也凸顯了公司在利用台積電3DFabric生態系統提供頂級連接解決方案方面的專業知識。，而這些IP也為高性能連接解決方案樹立了新的標杆。
Alphawave的UCIe子系統IP符合最新的UCIe規範Rev 1.1，並包括全面的可測試性和de-bug功能，例如JTAG、BIST、DFT和已知良好裸片（KGD）功能。而值得一提的是，此次3納米UCIe子系統IP的發布，是繼Alphawave於2月推出首款採用標準封裝的3納米晶片，並於6月發布業界首款多協議小晶片之後進一步推出的產品。先前，Alphawave收購了OPenFive，可以提供其小晶片設計和開發專業知識。
(首圖來源：Alphawave)